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verilog_EXAMPLE_100-
- 产用的Verilog语言设计实例，适合初学者，代码通过验证。包含PCI、i2c等-Production design example Verilog language, suitable for beginners, through the verification code.Contains the PCI, i2c, etc
EX4V1.1
- 该设计是基于Verilog HDL的秒表。此设计是在Altera的Cyclone II系列的FPGA上验证过了。能够实现精确计时。-This design is a stopwatch based on the Verilog HDL. And it has been verified on the platform of Cyclone II s FPGA of Altera. Finally it can achieve accurate timing.
20140825
- FPGA设计在设计过程中使用ISE软件自带的IP核时，消耗资源太大的时候，需要自己编写滤波器的源代码，这里给出我们常用的串行FIR核的verilog语言代码设计文件，并通过作者时序仿真验证，并用于实际的项目中。-The FPGA design in the design process of ISE software used to own the IP core, consume resources is too big, need to write your own source code
FIR
- FPGA设计在设计过程中使用ISE软件自带的IP核时，消耗资源太大的时候，需要自己编写滤波器的源代码，这里给出我们常用的串行FIR核的verilog语言代码设计文件，并通过作者时序仿真验证，并用于实际的项目中。-The FPGA design in the design process of ISE software used to own the IP core, consume resources is too big, need to write your own source code
audio_verilog
- 这个是关于音频方面的SOPC设计，这个源代码是软硬件协同设计，包括verilog和C语言设计两个部分，验证，可以通过。-This is about the audio side of SOPC design, the source code is the hardware and software co-design, including verilog and C language design two parts, verification, you can.
FIFO1
- 给出一个位宽16比特，深度为10的异步FIFO的设计，并要求给出空或满的指示信号。要求用Verilog HDL语言设计，并编写测试激励，以及用Modelsim进行功能仿真，验证设计正确性。10个16位的数据 (FIFO的宽度：也就是英文资料里常看到的THE WIDTH，它指的是FIFO一次读写操作的数据位，就像MCU有8位和16位，ARM 32位等等。FIFO的深度：THE DEEPTH，它指的是FIFO可以存储多少个N位的数据（如果宽度为N）。如一个8位的FIFO，若深度为8，它可以
verilog_rtl
- 关于LDPC解码的verilog程序，包含设计代码和验证环境-LDPC decoding on verilog procedures, including the design code and verification environment
cui_mcu
- 微处理器设计（verilog）带测试验证代码modelsim仿真无误 -Microprocessor design (verilog) with modelsim simulation test verification code is correct
I2C_Controller
- 这是个人设计的I2C总线的控制器。已封装好I2C总线的4种基本操作（写单字节，写多字节，读单字节和读读多字节）。在这个资源当中，包含自己写的设计文档和使用方式，以及Verilog源代码。此过程经过Xilinx开发板下载验证且没有问题。-This is the controller of the personal project I2C bus. I2C bus has a good package of four basic operations (to write a single byte,
mt46v16m16p_ddr
- 官网下载的，经过板级验证的ddr control mt45v16m16p源代码，verilog语言设计，希望可以用到系统化设计。-Official website to download, through board-level verification ddr control mt45v16m16p source code, verilog language design, hoping to use systematic design.